Skocz do: nawigacji, wyszukiwania

MICLAB:Architektura Intel MIC - Magistrala pierscieniowa


Architektura akceleratorów obliczeniowych firmy Intel

dr inż. Łukasz Szustak, Politechnika Częstochowska, IITiS
mgr inż. Kamil Halbiniak, Politechnika Częstochowska, IITiS



Magistrala pierścieniowa


Wszystkie komponenty w architekturze Intel MIC połączone są dwukierunkową magistralą pierścieniową o szerokości 1024 bitów (po 512 bitów na każdy z kierunków). Magistrala ta umożliwia przesyłanie danych pomiędzy pamięciami cache, pamięcią główną oraz urządzeniami zewnętrznymi (np. procesorem) poprzez magistralę PCI, do której podłączona jest karta z koprocesorem. Magistralę cechuje budowa pierścieniowa, gdzie w obrębie każdego kierunku wyróżnia się trzy niezależne pierścienie (Rysunek 1). Pierwszy i zarazem największy określany jest mianem pierścienia danych. Wykorzystywany jest on do przesyłania danych w postaci 64 kilobajtowych bloków. Drugi pierścień – adresowy – służy do przesyłania poleceń odczytu lub zapisu oraz adresów pamięci. Trzeci i zarazem najmniejszy pierścień wykorzystywany jest do przesyłania komunikatów dotyczących kontroli przepływu oraz spójności.


Pierscienie.png
Rysunek 1. Magistrala pierścieniowa



< Architektura Intel MIC - Pamięć główna

Architektura Intel MIC - Przepływ danych pomiędzy rdzeniami >