Skocz do: nawigacji, wyszukiwania

MICLAB:Architektura Intel MIC - Pamiec glowna


Architektura akceleratorów obliczeniowych firmy Intel

dr inż. Łukasz Szustak, Politechnika Częstochowska, IITiS
mgr inż. Kamil Halbiniak, Politechnika Częstochowska, IITiS



Pamięć główna


Produkty bazujące na architekturze Intel MIC w zależności od wersji posiadają od 6 do 16 GB pamięci głównej GDDR5. Dostęp do pamięci głównej koprocesora realizowany jest poprzez 6 lub 8 kontrolerów, posiadających dwa kanały dostępowe umożliwiające przesyłanie 2 x 8 bajtów. Zapewnia to przepustowość sięgającą rzędu od 240 GB/s do 352 GB/s. Kontrolery pamięci rozmieszczone są na magistrali w sposób symetryczny. Żądania dostępu do pamięci głównej kierowane są do odpowiednich kontrolerów, dzięki czemu możliwe jest uzyskanie dostępu do danych znajdujących się w konkretnych modułach pamięci głównej. Każde przychodzące żądanie zawiera pełne adresy fizyczne. Kontrolery odpowiedzialne są za odczyt oraz zapis danych do pamięci głównej. Dodatkowo wykorzystywane są do tłumaczenia żądań odczytu oraz zapisu na polecenia GDDR, które przesyłane są do urządzeń pamięci. Wszystkie żądania przychodzące z magistrali pierścieniowej są odpowiednio organizowane (z uwzględnieniem ograniczeń czasowych GDDR) w celu zmaksymalizowania przepustowości jaką oferuje pamięć główna koprocesora. Kontrolery odpowiedzialne są również za ograniczanie opóźnień żądań specjalnych przesyłanych do koprocesora poprzez magistralę PCI. Pamięć główna koprocesora Intel Xeon Phi oferuje wsparcie dla korekty błędów (ECC) danych.



< Architektura Intel MIC - Struktura pamięci podręcznej

Architektura Intel MIC - Magistrala pierścieniowa >