Skocz do: nawigacji, wyszukiwania

MICLAB:Architektura Intel MIC - Przeplyw danych


Architektura akceleratorów obliczeniowych firmy Intel

dr inż. Łukasz Szustak, Politechnika Częstochowska, IITiS
mgr inż. Kamil Halbiniak, Politechnika Częstochowska, IITiS



Przepływ danych pomiędzy rdzeniami


Magistrala pierścieniwa pełni ważną rolę w tworzeniu spójności pamięci podręcznej poziomu drugiego. W przypadku kiedy dany rdzeń potrzebuje zestawu danych, który nie znajduje się w jego pamięci podręcznej poziomu drugiego żądany adres wysyłany jest do wszystkich znaczników katalogów Tag Directiries (TD), które przechowują adres fizyczny, stan oraz identyfikator właściciela linii pamięci cache. Adresy pamięci są równomiernie rozmieszczone pomiędzy TD na pierścieniu w celu zapewnienia gładkiej charakterystyki ruchu na magistrali pierścieniowej. Jeśli pożądany zestaw danych zostanie znaleziony w pamięci podręcznej innego rdzenia, żądanie danych wysyłane jest do jego pamięci podręcznej poprzez magistralę pierścieniową, następnie dane przesyłane są do rdzenia, który je poszukiwał przy pomocy pierścienia danych. Jeśli blok danych nie zostanie znaleziony w pamięci cache pozostałych rdzeni, generowane jest nowe żądanie, które przesyłane jest z TD rdzenia do odpowiedniego kontrolera pamięci. Kontroler pobiera dane z pamięci i przesyła je powrotem do rdzenia przy pomocy pierścienia danych. Przepływ danych pomiędzy rdzeniami przedstawiono poniżej.

Przeplyw.gif
Rysunek 1. Przepływ danych pomiędzy rdzeniami w architekturze Intel MIC



< Architektura Intel MIC - Magistrala pierścieniowa

Architektura Intel MIC - Teoretyczna wydajność obliczeń oraz przepustowość danych >