Skocz do: nawigacji, wyszukiwania

MICLAB:Architektura Intel MIC - Wydajnosc


Architektura akceleratorów obliczeniowych firmy Intel

dr inż. Łukasz Szustak, Politechnika Częstochowska, IITiS
mgr inż. Kamil Halbiniak, Politechnika Częstochowska, IITiS



Teoretyczna wydajność obliczeniowa


Teoretyczna wydajność obliczeniowa produktów bazujących na architekturze Intel MIC obliczana jest według następującego wzoru:

R = f · N · I

gdzie:

  • f - częstotliwość taktowania rdzenia;
  • N - liczba rdzeni;
  • I - iloczyn liczby operacji wykonywanych na jednym elemencie wektora oraz liczby elementów wektora.

Przykładowo, w przypadku produktów posiadających 61 rdzeni taktowanych częstotliwością 1.2 GHz, maksymalna wydajność obliczeń dla pojedynczej precyzji wynosi 2.4 TFlop/s, co odpowiada podstawieniu do powyższego wzoru wartości: f = 1.2 GHz, N = 61, I = 2 ∗ 16.



Teoretyczna przepustowość danych


Teoretyczna przepustowość danych produktów bazujących na architekturze Intel MIC obliczana jest według następującego wzoru:

B = m · s ·2 kanały dostępowe * 4 bajty/transfer

gdzie:

  • m - liczba kontrolerów pamięci;
  • s - szybkość przesyłania danych (GT/s).

Przykładowo, w przypadku produktów posiadających 8 kontrolerów pamięci o szybkości przesyłania danych 5,5 GT/s przepustowość danych wynosi 352 GB/s, co odpowiada podstawieniu do powyższego wzoru wartości: m = 8 oraz s = 5,5.



< Architektura Intel MIC - Przepływ danych pomiędzy rdzeniami

Porównanie procesorów ogólnego przeznaczenia oraz koprocesorów Intel Xeon Phi >