Skocz do: nawigacji, wyszukiwania

MICLAB:Typowe rozwiazania HPC


Architektura akceleratorów obliczeniowych firmy Intel

dr inż. Łukasz Szustak, Politechnika Częstochowska, IITiS
mgr inż. Kamil Halbiniak, Politechnika Częstochowska, IITiS



W rozwiązaniach HPC typowa platforma obliczeniowa - pojedynczy węzeł składa się z od 1 do 2 procesorów ogólnego przeznaczenia Intel Xeon oraz od 1 do 8 koprocesorów Intel Xeon Phi (Rysunek 1). Najczęściej stosowanym rozwiązaniem są węzły obliczeniowe posiadające 2 procesory ogólnego przeznaczenia oraz 2 koprocesory Intel Xeon Phi. Konfiguracja ta okazuje się najefektywniejsza, ponieważ w przypadku większej liczby koprocesorów wąskim gardłem staje się transfer danych poprzez magistralę PCI. Węzły mogą zostać połączone tworząc w ten sposób klastry obliczeniowe bądź superkomputery.

Platforma.png
Rysunek 1. Procesor i koprocesor w platformie obliczeniowej


Procesory posiadają spójną pamięć podręczną oraz dostęp do pamięci głównej innego procesora. Koprocesory cechuje spójna pamięć podręczna oraz możliwość komunikacji z innymi urządzeniami podłączonymi do magistrali PCI (np.: innym koprocesorem czy kartą sieciową). W węźle nie występuje sprzętowa spójność pamięci podręcznej pomiędzy koprocesorami jak i również pomiędzy procesorem oraz koprocesorem. Akcelerator pracuje pod kontrolą systemu Linux i posiada własny serwer SSH umożliwiający logowanie się oraz uruchamianie zadań. Każdy z podłączonych koprocesorów posiada własny adres IP. Z punktu widzenia programisty koprocesor Intel Xeon Phi może być traktowany tak, jak każdy inny węzeł obliczeniowy znajdujący się w sieci.



< Porównanie procesorów ogólnego przeznaczenia oraz koprocesorów Intel Xeon Phi