Knowledge-url

Architektura akceleratorów obliczeniowych firmy Intel

dr inż. Łukasz Szustak, Politechnika Częstochowska, IITiS
mgr inż. Kamil Halbiniak, Politechnika Częstochowska, IITiS

• 1. Wprowadzenie do architektury Intel MIC
• 2. Terminologia
• 3. Ogólna charakterystyka koprocesorów Intel Xeon Phi
• 4. Rodzina koprocesorów Intel Xeon Phi
• 5. Architektura Intel MIC
  • 5.1 Wprowadzenie
  • 5.2 Topologia rdzenia
  • 5.3 Jednostka wektorowa
  • 5.4 Struktura pamięci podręcznej
  • 5.5 Pamięć główna
  • 5.6 Magistrala pierścieniowa
  • 5.7 Przepływ danych pomiędzy rdzeniami
  • 5.8 Teoretyczna wydajność
• 6. Porównanie procesorów ogólnego przeznaczenia oraz koprocesorów Intel Xeon Phi
• 7. Typowe rozwiazania HPC

Środowisko i modele programowania

dr inż. Łukasz Szustak, Politechnika Częstochowska, IITiS
mgr inż. Kamil Halbiniak, Politechnika Częstochowska, IITiS

• 1. Intel Manycore Platform Software Stack
• 2. Modele programowania
  • 2.1. Model natywny
  • 2.2. Model odciążeniowy
  • 2.3. Model symetryczny
• 3. Standardy programowania równoleglego
  • 3.1 OpenMP
  • 3.2 C++ 11 Threads
  • 3.2 pThreads
  • 3.3 Intel Thread Building Blocks
  • 3.4 Intel CIlk Plus
  • 3,5. MPI
• 4 Affinity
• 5. Wektoryzacja obliczeń
  • 5.1 Automatyczna wektoryzacja
  • 5.2 Manualna wektoryzacja
  • 5.3 Raport o wektoryzacji
• 6 Narzędzia programistyczne
  • 6.1 Intel VTune Amplifier
  • 6.2 Intel Inspector XE
  • 6.3 Intel Advisor XE
  • 6.4 Intel Trace Analyzer and Collector
  • 6.5 Intel Architecture Code Analyzer